8 (812) 740 62 09    8 (800) 100 62 09

Санкт-Петербург, поселок Шушары, ул. Кокколевская д.1 литера А, помещение 41-Н

info@actel.ru

Power Matters™

Cortex™-M3

Под заказ Заказать Узнать цену

  ARM® Cortex™-M3 32-бит процессор был разработан специально для высокопроизводительных приложений с ограниченным бюджетом, таких как автомобильные системы, микроконтроллеры, системы промышленной автоматики и системы связи. За счет оптимально выбранного соотношения между производительностью и размером, Актел Cortex-M3 процессор работает на частотах до 100МГц. Аналогичный процессор, выполненный на фиксированной логике, включен в семейство ПЛИС Актел SmartFusion. Ядро процессора Core-M3 построено по Гарвардской архитектуре с 3 уровневой очередью команд и обладает производительностью, достаточной для выполнения команд умножения и деления за один машинный цикл. Процессор Core-M3 совместим с Thumb®2 по набору команд, кроме того он поддерживает не выровненные операции с памятью и команды работы с битовыми полями. Конфигурируемое ядро IP Core-M3 соединяется с периферией посредством шины Advanced High-Performance Bus (AHB), что позволяет разработчику с легкостью подключать к нему свои собственные подсистемы. Кроме средств разработки поставляемых фирмой Актел, таких как SmartDesign или SoftConsole, доступны и другие средства разработки программ, например, RealView® от ARM. Существует огромное количество программных продуктов, компиляторов, отладчиков и операционных систем (RTOS) третьих фирм, поддерживающих разработку приложений для системы ARM.

Основные характеристики процессора Cortex™-M3

  • ARMv7 архитектура, оптимизированная для микроконтроллеров в ПЛИС
  • Поддержка инструкций аппаратного умножения и деления
    • 32бит умножение выполняется за 1 такт
    • Знаковое и беззнаковое деление требует от 2 до 12 тактов
  • Набор инструкций Thumb-2
    • Увеличенная производительность и плотность кода, пониженное энергопотребление.
    • Уровень производительности ARM7 при плотности кода THUBM
  • Иерархическая структура с развитой периферией.
    • Ядро CM3Core
      • Выполнена по модифицированной гарвардской архитектуре с объединенными шинами I и D.
      • Высокоэффективный трехуровневый конвейер команд с предсказанием ветвлений.
      • Контроллер, поддерживающий вложенные прерывания.
      • Экономная по потреблению ресурсов ПЛИС модель регистрового стека.
      • Конфигурируемое число прерываний (от 1 до 150) с 256 уровнями приоритета.
      • Немаскируемое прерывание (NMI) позволяет обрабатывать критические события.
      • Вложенные прерывания.
      • Динамическое назначение приоритетов прерываний.
    • Модуль защиты памяти (Memory protection unit (MPU)
      • Дополнительный компонент для разделения адресного пространства процессов и защиты данных.
      • До восьми областей защищаемой памяти, каждая может быть разделена на 8 подобластей.
      • Размер защищаемой области от 32байт до 4Гбайт.
    • Модуль отладки (Data watchpoint and trace unit (DWT)
      • Дает возможность устанавливать точки останова и собирать статистику выполнения программы.
      • Может быть сконфигурирован для обнаружения изменения данных в ячейках памяти.
    • Модуль быстрой отладки (Flash patch and breakpoint unit (FPB)) позволяет установить до 6 точек останова и 2 точки останова по доступу к данным.
    • Порт отладки (Serial Wire JTAG debug port (SWJ-DP)
      • Последовательный порт отладки, поддерживающий как протокол отладки JTAG, так и протокол отладки SW.
      • По умолчанию сконфигурирован как JTAG порт.
      • Может быть перенастроен на SW протокол подачей специальной последовательности на вывод отладки.
    • Порт трассировки прерываний (Trace port interface unit (TPIU))
      • Конфигурируется для поддержки инструментальной трассировки в целях отладки (instrumentation trace macrocell (ITM)).
      • Последовательная передача данных по порту JTAG TDO.
      • SW отладка и ITM отладка могут использоваться по очереди.
    • Таблица ПЗУ как описано в Cortex-M3 Technical Reference Manual
    • Шины инструкций и данных объединены в одну разделяемую во времени шину внутри матрицы AHB, доступ управляется внутренним арбитром шин Cortex-M3.
    • 150 источников прерываний, 151 включая NMI.
    • 32 уровня приоритетов.
  • Конфигурируемая карта распределения памяти.
  • До 4Гб адресного пространства.
  • Предопределенные адресные пространства для кода памяти внешних устройств и периферии.
  • Выделенное пространство для специальных способов адресации
  • Команды работы с битовыми полями.
    • Прямой доступ к битам в поле.
    • Две 1М битовые области для памяти и периферии.
    • Непрерываемые операции с битами не могут быть прерваны другими видами доступа к шине.
  • Хранение и доступ к невыровненным данным
    • Непрерывное хранение данных, с разной длиной.
    • Доступ к данным за один такт
  • Встроенный модуль энергосбережения
    • Sleep Now - режим для мгновенного снижения потребляемой мощности.
    • Sleep on Exit - выход в низко-потребляющее состояние после завершения обработки прерывания.
    • Возможность понижения потребления за счет отключения периферийных устройств.
  • Поддержка огромным количеством средств разработки третьих фирм